一、VerilogHDL和VHDL
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二、VerilogHDL在数字集成电路设计中的优点
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如例1中可以便捷的改变输入输出的显存。
功能模块的可重用性：
因为模块的可重用性对于硬件电路开发效率的提升至关重要。因而业界提出了数字集成电路的软核、硬核和固核的概念。
(1)“软核”（SoftCore）通常是指经过功能验证、5000门以上的可综合VerilogHDL或VHDL模型；
(2)“固核”（FirmCore）一般是指在ASIC和FPGA元件上，经过综合验证、大于5000门以上的电路网表文件；
(3)“硬核”（HardCore）一般是指在ASIC元件上，经过验证正确的、大于5000门以上的电路结构版图掩模。
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三、VerilogHDL数字集成电路设计流程中作用
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