数字时序电路中一般使用三种类型的触发器：电平触发器，脉冲触发器和边沿触发器。现在让我向您介绍这三个触发诱因。
脉冲触发
如上图所示，脉冲触发器由两个相同的电平触发的SR触发器组成，其中左SR触发器成为主触发器，右手侧称为从触发器。该电路也称为Master-Slave SR触发器。脉冲触发的触发形式分为两步：第一步是当CLK = 1时，主触发接收输入端的讯号，并设置为对应状态，从触发不动。第二步是当CLK的增长沿到来时，根据主触发器的状态将触发器翻转。因此，Q和Q'的输出状态变化发生在CLK的下降沿。
电平触发
如上图所示，电平触发的逻辑结构图和图形符号图仅在CLK为高电平常才可以接受输入讯号，并依照输入讯号将触发输出设置为对应的输出。它由一个SR触发器和两个NAND门组成，也称为同步SR触发器。
边沿触发
如上图所示t触发器的逻辑功能，主要在COMOS集成电路中使用的边缘触发电路结构实际上是由两个CMOS传输门组成的电平触发D型触发器。
当CLK = 0时，TG1打开TG2，TG3关掉TG4。
当CLK = 1时，TG1关掉TG2，TG3打开TG4。
边沿触发器的次级状态仅取决于时钟讯号的上升沿或升高沿到来时输入的逻辑状态，并且输入讯号在此之前或以后的变化不会影响输出状态触发器的
根据逻辑功能的不同特点，时钟控制的触发器一般可以分为SR触发器，JK触发器t触发器的逻辑功能，T触发器和D触发器。触发器是数字设计中必不可少的时序逻辑单元，它使电路具有储存功能。顺序逻辑电路和组合逻辑电路的结合使数字电路成为无限可能！
