第一节计数器
计数器是数字系统中用得较多的基本逻辑元件。它除了能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
计数器的种类好多。按时钟脉冲输入方法的不同，可分为同步计数器和异步计数器；按进位体制的不同，可分为二进制计数器和非二进制计数器；按计数过程中数字增减趋势的不同，可分为加计数器、减计数器和可逆计数器。
一、二进制计数器
1.二补码异步计数器
（1）二进制异步加计数器
图7.1.1 3位二进制异步加计数器
图7.l.1是由3个上升沿触发的D触发器组成的3位二进制异步加计数器。 图中各个触发器的
输出端与该触发器的D输入端相连（即Di=
），把D触发器转换成计数型触发器T。同时t触发器的逻辑功能，各
端又与相邻高1位触发器的时钟脉冲输入端相连。计数脉冲CP加至触发器FF0的时钟脉冲输入端，因而每输入一个计数脉冲，FF0就翻转一次。当Q0由1变0，Q1由0变1(Q1的进位讯号)时，FF2翻转。当Q1由1变0，
由0变1（
的进位讯号）时FF2翻转。显然，这是一个异步时序电路，分析其工作过程，不难得到其状态图和时序图，它们分别如图7.1.2和图7.1.3所示。其中实线是考虑触发器的传输延后时间Tpd后的波形。
图7.1.2 图7.1.1所示电路的状态图
由状态图可以清楚地听到，从初态000（由清零脉冲所置）开始，每输入一个计数脉冲，计数器的状态紧二进制递增（加1），输入第8个计数脉冲后，计数器又回到000状态、因此它是23补码加计数器，也称模八（M=8）加讨数器。
图7.1.3 图7.1.1所示电路的时序图
从时序图可以清楚地听到， Q0、Q1、Q2 的周期分别是计数脉冲(CP)周期的2倍，4倍，8倍，也就是说，Q0、Q1、Q2分别对CP波形进行了二分频、四分频、八分频，因而计数器也可作为分频器。
需要说明的是，由图 7.1.3中的实线波形可知，在考虑各触发器的传输延tpg时，对于一个n位的二进制异步计数器来说，从一个计数脉冲（设为上升沿起作用）到来，到n个触发器都翻转稳定，需要经历的最长时间是ntpg，为保证计数器的状态能正确反映计数脉冲的个数，下一个计数脉冲（上升沿）必须在ntpg后到来，因此计数脉冲的最小周期：Tmin=ntpg
（2）二进制异步减计数器
（a）逻辑图
（b）状态图
图7.1.4 3位二进制异步减计数器
图7.1.4 是3位二进制异步减计数器的逻辑图和状态图。 从初态000开始，在第一个计数脉冲作用后，触发器FF0由0翻转为1（Q0的借位讯号），此上升沿使FF0也由0翻转为1(Q1的借位讯号)，这个上升沿又使FF2已由0翻转为1，即计数器由000弄成111状态。在这一过程中，Q0向Q1进行了借位，Q0向Q1进行了借位。此后，每输入1个计数脉冲，计数器的状态按二进制递减（减1）输入第8个计数脉冲后，计数器义回到000状态，完成一次循环。因此，该计数器是23补码（模八）异步减计数器，它也同样具有分频作用。
综上所述，可对二进制异步计数器归纳出以下两点：
①n位： 二进制异步计数器由n个处于计数工作状态（对于D触发器，使Di=
；对于JK触发器，使(Ji=Ki=1)的触发器组成。各触发器之间的联接人式由加、减计数方法及触发器的触发形式决定。对于加计数器，若用上升沿触人的触发器组成。则应将高位触发器的
端与相邻高1位触发器的时钟脉冲输入端相连（即进位讯号应认触发器的
端引出）； 若用升高沿触发的触发器组成。则应将高位触发器的 Q端与相邻高1位触发器的时钟脉冲输入端联接减计数器，各触发器间的联接方法则相反。
②在二进制异步计数器中， 高位触发器的状态翻转必须在低1位触发器。生进位讯号（加计数）或错位讯号（减计数）之后才会实现故又称这些类w的1数器为串行计数器也十间为这么，异步计数器的工作速率较低。
2.二补码同步计数器
为了提升计数速率，可采用同步计数器，其特征是，计数脉冲同时接于诸位触发器的时钟脉冲输入端，当计数脉冲到来时，应该翻转的触发器是同时翻转的，没有各级延后时间的积累问题。同步计数器也可称为并行计数器。
(1)二进制同步加计数器
图7.1.5 4位二进制同步加计数器
图7.1.5 是用JK触发器（但已令J=K）组成的4位二进制（M=16）同步加计数器。由图可见，各位触发器的时钟脉冲输入端接同一计数脉冲CP，各触发器驱动讯号分别为J0=K0=1，J1=K1=Q0，J2=K2=Q0Q1，J3=K3=Q0Q1Q2。根据同步时序电路的剖析方式，可得到该电路的状态表，如表7.1.1所示。设从初态000开始，因为J0=K0=1，所以每次输入一个计数脉冲CP， 最高位触发器FF0就翻转一次，其他位的触发器FFi仅在Ji=Ki=Qi-1Qi-2…Q0=1 的条件下，在CP增长沿到来的时侯才翻转。
表7.1.1 图7.1.5电路的状态表
图7.1.6是图7.1.5电路的时序图，其中实线是考虑触发器的传输延后时间tpg后的波形。由此波形图可知，在同步计数器中，由于计数脉冲CP同时作用于各个触发器，所有触发器的翻转是同时进行的，都比计数脉冲CP的作用时间滞后一个tpg，因此其工作速率通常要比异步计数器高。
图7.1.6 图7.1.5电路的时序图
应当强调的是，同步计数器的电路结构较异步计数器复杂，需要降低一些输入控制电路，因而其工作速率也要受这种控制电路的传输延后时间的限制。
如果将图7.1.5电路中触发器FF1，FF2和FF3的驱动讯号分别改为J1=K1=
，J2=K2=1
，J3=K3=
，即可构成4位二进制同步减计数器。
(2)二进制同步可逆计数器
实际应用中，有时要求一个计数器既能作加计数又能作减计数。同时兼有加和减两种计数功能的计数器称为可逆计数器。
图7.1.7 4位二进制同步可逆计数器
4位二进制同步可逆计数器如图7.1.7所示， 它是在上面介绍的4位二进制同步加和减计数器的基础上，增加一控制电路构成的。由图可知，各触发器的驱动讯号分别为：
当加／减控制讯号X=1时，FF1～FF3中的各J、K端分别与高位各触发器的Q端接通，进行加计数；当X=0时，各J、K端分别与高位各触发器的三端接通，进行减计数，实现了可逆计数器的功能。
二、非二进制计数器
在非二进制计数器中， 最常用的是十进制计数器， 其他补码的计数器习惯上被称为任意补码计数器。非二进制计数器也有同步和异步，加、减和可逆计数器等各类类型。这里不再一一介绍，仅以8421码十进制同步计数器为例，介绍非二进制同步计数器的设计问题。
例7.1.1：用D触发器设计一个8421码十进制同步加计数器。
解：由于计数器在工作过程中所经历的状态个数、状态转换关系及状态编码等都是明晰的，因此其设计过程较其他时序电路简单，同步计数器愈发简单一些。
（1）列出状态表和驱动表，如表7.1.2所示。
表7.1.2 8421码十进制同步计数器的状态表和驱动表
1个十进制计数器有10个状态， 至少须要4位触发器组成。4位触发器共有16个组合状态(0000～1111)， 其中有6个状态(1010～1111)在8421码十进制计数器中是无效的组合，但我们仍将这6个状态列在状态表中，并将其对应的次态全都以无关项X表示， 以便于得到驱动讯号的最简表达式。
（2）用卡诺图法通分， 如图7.1.8所示。求得诸位D触发器的驱动讯号的表达式。
图7.1.8 例7.1.1的卡诺图
（3）画出该计数器的逻辑电路图，如图7.1.9所示。
图7.1.9 例7.1.1的逻辑电路
（4）画出完整的状态图，检查设计的计数器能够自启动。
对于非二进制计数器来说，当有效状态数M和所用触发器的位数n之间存在M＜2n关系时，必然存在2n－M个多余状态，即无效状态（如本例中的1010～1111六个状态）。在实际工作当中，当因为某种诱因（如干扰讯号等）使计数器步入某一无效状态时，要求计数器才能手动地由无效状态返回到有效状态的循环中来，这就是说，要求设计的计数用具有自启动能力。检查自启动的方式是：画出包括无效状态在内的完整的状态图，看能够从无效状态步入有效状态。由图7.1.10的状态图可知，图7.1.9电路才能自启动。
图7.1.10 图7.1.9电路的状态图
三、集成计数器
目前，集成计数器在一些简单大型数字系统中仍被广泛应用，因为它们具有体积小、功耗低、功能灵活等优点。集成计数器的类型好多，表7.1.3列出了若干集成计数器产品。限于篇幅，本节仅介绍其中几个较典型产品的功能和应用。
表7.1.3 几种集成计数器
1.集成计数器74161、74LS193、74LS290
（l）74161的功能
（a）逻辑电路图 （b）引脚图
图7.1.11 74161的逻辑电路图和引脚图
74161是4位二进制同步加计数器。图7.1.11a、b分别是它的逻辑电路图和引脚图，其中但凡异步清零端，LD是预置数控制端，A、B、C、D是预置数据输入端，EP和ET是计数使能（控制）端，RCO（=ET·QA·QB·QC·QD）是进位输出端，它的设置为多片集成计数器的级联提供了便捷。
表7.1.4 74161的功能表
表7.1.4是74161的功能表。由表可知，74161具有以下功能：
①异步清零：当RD=0时，不管其他输入端的状态怎样（包括时钟信号CP），计数器输出将被直接置零，称为异步清零。
②同步并行预置数：在RD=1的条件下，当LD=0、且有时钟脉冲CP的上升沿作用时，A、B、C、D输入端的数据将分别被QA～QB所接收。由于这个置数操作要与CP 上升沿同步，且A～D的数据同时置入计数器，所以称为同步并行预置。
③保持：在RD=LD=1的条件下，当ET·EP=0， 即两个计数使能端中有0时，不管有无CP脉冲作用， 计数器都将保持原有状态不变（停上计数）。需要说明的是，当EP=0t触发器的逻辑功能，ET=1时，进位输出RCO也保持不变；而当ET=0时，不管EP状态怎样，进位输出RCOCO=0。
④计数：当RD=LD=EP=ET＝1时， 74161处于计数状态，其状态表与表7.1.1相同。
图7.1.12是74161的时序图。由时序图可以清楚地看见74161的功能和各控制讯号间的时序关系。
图7.1.12 74161的时序图
由图可知，首先加入一清零讯号RD=0， 使各触发器的状态为0，即计数器清零。RD变为1后，加入一置数讯号LD=0，该讯号需维持到下一个时钟脉冲的正跳变到来后。在这个置数讯号和时钟脉冲上升沿的共同作用下，各触发器的输出状态与预置的输入数据相同（图中为DCBA=1100），这就是预置操作。接着是EP=ET=1，在此期间74161处于计数状态。这里是从预置的DCBA=1100开始计数，直到EP=0，ET=1，计数状态结束，转为保持状态，计数器输出保持EP负跳变前的状态不变，图中为QDQCQBQA=010，RCO=0。
高速CMOS集成元件74HC161、74HCT161的逻辑功能、外形和规格、引脚排列次序等与74161完全相同。
（2）74LS193的功能
（a）逻辑电路图 （b）引脚图
图7.1.13 双时钟4位二进制同步可逆计数器74LS193
74LS193是双时钟4位二进制同步可逆计数器。图7.1.13a、b分别是它的逻辑电路图和引脚图，表7.1.5是它的功能表。74LS193的特征是有两个时钟脉冲（计数脉冲）输入端CPU和CPD。在RD=0、LD=1的条件下，作加计数时，令CPD＝1，计数脉冲从CPU输入；作减计数时，令CPU=1，计数脉冲从CPD输入。此外，74LS193还具有异步清零和异步预置数的功能。当清零讯号RD=1时，不管时钟脉冲的状态怎样，计数器的输出将被直接置零；当RD=0，LD＝0时，不管时钟脉冲的状态怎样，将立刻把预置数据输入端A、B、C、D的状态置入计数器的QA、QB、QC、QD端，称为异步预置数。
表7.1.5 74LS193的功能表
74HC193、74HCT193的逻辑功能及引脚图与74LS193完全相同。
（3）74LS290的功能
（a）逻辑电路图
（b）引脚图
图7.l.14 异步十进制计数器74LS290
74LS290是异步十进制计数器。其逻辑电路图和引脚图如图7.l.14
a，b所示， 它由1个1位二进制计数器和1个异步五进制计数器组成。如果计数脉冲由CPA端输入，QA输出由见端引出，即得二进制计数器；如果计数脉冲由CPB端输入，输出由QB～QD引出，即是五进制计数器；如果将QA与CPB。相连，计数脉冲由CPA输入，输出由QA～QD引出，即得8421码十进制计数器。因此， 又称此电路为二一五一十补码计数器。
表7.1.6是74LS290的功能表
表7.1.6是74LS290的功能表。由表可以看出，当复位输入R0(1)=R0(2)=1，且置位输入R9(1)=R9(2)=0时，74LS290的输出被直接置零；只要置位输入 R9(1)= R9(2)=1， 则74LS290的输出将被直接置9，即 QDQCQBQA=1001；只有同时满足R9(1)=R9(2)=0和R9(1)=R9(2)=1时，才能在计数脉冲（下降沿）作用下实现二－五－十进制加计数。
74HC290、74HCT290的逻辑功能和引脚图与74LS290完全相同。
2.用集成计数器构成任意补码计数器
尽管集成计数器的品种好多，但也不可能任一补码的计数器都有其对应的集成产品。在须要用到它们时，只能用现有的成品计数器外加适当的电路联接而成。
用现有的M补码集成计数器构成N进制计数器时，如果M＞N，则只需一片M补码计数器；如果M＜N，则要用多片M补码计数器。下面结合例题分别介绍这两种情况的实现方式。
例7.1.2：用74161构成九进制加计数器。
解：进制计数器有9(N=9)个状态， 然而74161在计数过程中有16(M=16)个状态，因此属于M＞N的情况。此时必须设法跳过M-N=16-9=7个状态。通常用两种方式实现，即反馈清零法和反馈置数法。
